On-Chip Power Minimization Using Serialization-Widening with Frequent Value Encoding

In chip-multiprocessors (CMP) architecture, the L2 cache is shared by the L1 cache of each processor core, resulting in a high volume of diverse data transfer through the L1-L2 cache bus. High-performance CMP and SoC systems have a significant amount of data transfer between the on-chip L2 cache and... Ausführliche Beschreibung

1. Person: Khader Mohammad
Weitere Personen: Ahsan Kabeer verfasserin; Tarek Taha verfasserin
Quelle: In VLSI Design (01.01.2014)
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Format: Online-Artikel
Sprache: English
Veröffentlicht: 2014
Beschreibung: Online-Ressource
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